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Dual 50MHz to 1000MHz High-Linearity,
Serial/Parallel-Controlled Digital VGA
Pin Configuration
TOP VIEW
36 35 34 33 32 31 30 29 28 27 26 25
V CC_AMP_1
37
24
V CC_AMP_2
GND
GND
38
39
ACTIVE
BIAS
AMP
AMP
ACTIVE
BIAS
23
22
GND
GND
GND
40
21
DA_SP
GND
D4_1
D_ATT_OUT_1
D3_1
D2_1
41
42
43
44
45
DIGITAL
MAX2063
EXPOSED
PAD
DIGITAL
20
19
18
17
16
GND
D4_2
D_ATT_OUT_2
D3_2
D2_2
D1_1
D0_1
46
47
ATTENUATOR
1
SPI
ATTENUATOR
2
15
14
D1_2
D0_2
GND
48
13
GND
+
1
2
3
4
5
6
7
8
9
10 11 12
THIN QFN
(7mm O 7mm)
Pin Description
PIN
1, 12, 13, 20,
22, 23, 25,
28, 33, 36,
38–41, 48
2
3
NAME
GND
D_ATT_IN_1
STA_A_1
FUNCTION
Ground
5-Bit Digital Attenuator RF Input (50 I ), Path 1. Requires a DC-blocking capacitor.
Digital Attenuator Preprogrammed Attenuation-State Logic Input, Path 1
State A State B Digital Attenuator 1
Logic = 0
Logic = 1
Logic = 0
Logic = 0
Preprogrammed State 1
Preprogrammed State 2
4
STA_B_1
Logic = 0
Logic = 1
Logic = 1
Logic = 1
Preprogrammed State 3
Preprogrammed State 4
5
6
7
DAT
CLK
CS
SPI Data Digital Input
SPI Clock Digital Input
SPI Chip-Select Digital Input
13
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